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    Published in: 2025 IEEE International Solid-State Circuits Conference (ISSCC) Article #: Date of Conference: 16-20 February 2025 Date Added to IEEE Xplore: 06 March 2025
  • ISSCC2025|支持扩展PD-TIA连接距离的112Gb s PAM-4线性 . . .
    本文强调的创新进一步将TIA直接集成到CMOS交换芯片中。 这种方法实现了组件数量、成本和功耗的更大幅度降低。 然而，扩展光电二极管和跨阻放大器之间的物理距离带来了一些技术挑战，而本工作通过创新的电路设计技术解决了这些问题。 扩展PD-TIA
  • 南科大潘权团队两篇论文被ISSCC录用 -新闻资讯-南方科技 . . .
    团队从系统架构和电路设计入手，针对拉远PD-TIA场景，提出了一款基于有源输入端接型跨阻放大器（AIT-TIA），Q谐振腔型连续时间线性均衡器（CTLE）和信号插值型单端-差分转换器（S2D）的4×112Gb s PAM-4 TIA，其能效为0 61pJ b，可支持0 2英寸的PD-TIA间距，达到了目前国内外所有类型的光接收机中的最长距离。
  • 南科大潘权团队两篇论文被ISSCC录用 - 南方科技大学新闻网
    团队从系统架构和电路设计入手，针对拉远PD-TIA场景，提出了一款基于有源输入端接型跨阻放大器（AIT-TIA），Q谐振腔型连续时间线性均衡器（CTLE）和信号插值型单端-差分转换器（S2D）的4×112Gb s PAM-4 TIA，其能效为0 61pJ b，可支持0 2英寸的PD-TIA间距，达到
  • 南科大深港微电子学院潘权团队2篇论文被ISSCC录用
    团队从系统架构和电路设计入手，针对拉远PD-TIA场景，提出了一款基于有源输入端接型跨阻放大器（AIT-TIA），Q谐振腔型连续时间线性均衡器（CTLE）和信号插值型单端-差分转换器（S2D）的4×112Gb s PAM-4 TIA，其能效为0 61pJ b，可支持0 2英寸的PD-TIA间距，达到
  • 36. 6 A 112Gb s 0. 61pJ b PAM-4 Linear TIA Supporting . . .
    This paper presents a 4 #x00D7;112Gb s PAM-4 TIA with active-input-termination TIA (AIT-TIA) and signal-interpolation-based single-ended-to-differential convertor (S2D), supporting a 0 2inch PD-TIA reach with a 0 61 pJ b power efficiency
  • ISSCC2025|高速串行链路的先进CTLE设计：面向112Gb s . . .
    为减轻抖动峰值，该设计采用了一种新技术，通过在ADC转换周期内合并 SAR ADC 的输出8b-7b编码来减少模拟数据路径延迟。 提出的电容数模转换器（C-DAC）设计确保前5位的冗余性，同时对三个最低有效位使用二进制编码，其稳定时间通常比最高有效位快得多。 这一创新从模拟数据路径延迟中节省了多达一个完整周期（1ns）。
  • A 112Gb s Low-Noise PAM-4 Linear Optical Receiver in 28nm CMOS
    Abstract: A 112Gb s PAM-4 linear optical receiver with low noise, high linearity in 28nm CMOS is presented The receiver signal chain consists of a transimpedance amplifier (TIA), a continuous time linear equalizer (CTLE), a variable gain amplifier (VGA), and an output buffer PMOS CML logic is used based on the device characteristics
  • 36. 6 A 112Gb s 0. 61pJ b PAM-4 Linear TIA Supporting . . . - Researchr
    Yangyi Zhang, Zhenyu Yao, Wentao Zhou, Xiongshi Luo, Zhenghao Li, Dongshen Zhan, Quan Pan 0002 36 6 A 112Gb s 0 61pJ b PAM-4 Linear TIA Supporting Extended PD-TIA Reach in 28nm CMOS In IEEE International Solid-State Circuits Conference, ISSCC 2025, San Francisco, CA, USA, February 16-20, 2025 pages 1-3, IEEE, 2025 [doi]
  • 36. 6 A 112Gb s 0. 61pJ b PAM-4 Linear TIA Supporting . . . - ResearchGate
    A proposed three-stage TIA is comprised of a shunt-feedback stage followed by digitally programmable continuous-time linear equalizers (CTLEs) and a variable gain amplifier (VGA)





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